Реферат: ПЛИС Xilinx семейства Virtex™

• 100%-ное фабричное тестирование.

2. Описание

Семейство FPGAVirtex™ позволяет реализовать высокопроизводи­тельные, большой емкости, цифровые устройства на одном кристалле. Рез­кое увеличение эффективности реализаций достигнуто благодаря новой архитектуре, более эффективной для размещения и трассировки элемен­тов, а также производству кристаллов на основе 0.22-мкм процесса с пя­тью слоями металлизации. Все это позволяет использовать кристаллы Virtex как альтернативу масочно-программируемым вентильным матри­цам. В состав семейства Virtex входят девять микросхем, отличающихся логической емкостью (Табл. 1 ).

Таблица 1. Основные характеристики семейства Virtex.

Созданное на основе опыта, приобретенного при разработках предыду­щих серий FPGA, семейство Virtex является революционным шагом вперед, определяющим новые стандарты в производстве программируемой логики. Сочетая большое разнообразие новых системных свойств, иерархию высоко­скоростных и гибких трассировочных ресурсов с передовой кремниевой тех­нологией изготовления, семейство Virtex предоставляет разработчику широ­кие возможности реализации быстродействующих, большой логической ем­кости цифровых устройств, при значительном снижении времени разработки.

Возможно вы искали - Реферат: ПРОЕКТИРОВАНИЕ И КОНСТРУИРОВАНИЕ СВЧ ИНТЕГРАЛЬНЫХ УСТРОЙСТВ

3. Обзор архитектуры семейства Virtex

Основными особенностями архитектуры кристаллов семейства Virtex являются гибкость и регулярность. Кристаллы состоят из матрицы КЛБ (Конфигурируемый Логический Блок), которая окружена программируе­мыми блоками ввода-вывода (БВВ). Все соединения между основными элементами (КЛБ, БВВ) осуществляются с помощью набора иерархичес­ких высокоскоростных программируемых трассировочных ресурсов. Изобилие таких ресурсов позволяет реализовывать на кристалле семейст­ва Virtex даже самые громоздкие и сложные проекты.

Кристаллы семейства Virtex производятся на основе статического ОЗУ (StaticRandomAccessMemory — SRAM), поэтому функционирование кри­сталлов определяется загружаемыми во внутренние ячейки памяти конфи­гурационными данными. Конфигурационные данные могут загружаться в кристалл несколькими способами. В ведущем последовательном режиме (MasterSerial) загрузка осуществляется из внешнего ОЗУ и полностью уп­равляется самой FPGAVirtex. В других режимах управление загрузкой осу­ществляется внешними устройствами (режимы Select-MAP™, подчинен­ный-последовательный (SlaveSerialи JTAG).

Конфигурационные данные создаются пользователем при помощи программного обеспечения проектирования Xilinx Foundation и Alliance Series . Программное обеспечение включает в себя схемный и текстовый ввод, моделирование, автоматическое и ручное размещение и трассировку, создание, загрузку и верификацию загрузочных данных.

3.1. Быстродействие

Похожий материал - Реферат: Передающее устройство одноволоконной оптической сети

Кристаллы Virtex обеспечивают более высокую производительность, чем предыдущие поколения FPGA. Проекты могут работать на системных частотах до 200 МГц, включая блоки ввода-вывода. Блоки ввода-вывода Virtex полностью соответствуют спецификациям PCI-шины, поэтому кри­сталл позволяет реализовывать интерфейсные схемы, работающие на час­тоте 33 МГц или 66 МГц. В дополнение к этому кристаллы Virtex удовле­творяют требованию «hot-swap» для Compact PCI.

К настоящему времени кристаллы полностью протестированы на «эта­лонных» схемах. На основе тестов выявлено, что хотя производительность сильно зависит от конкретного проекта, большинство проектов работают на частотах превышающих 100 МГц и могут достигать системных частот до 200 МГц. В Табл. 2 представлены производительности некоторых стандартных функций, реализованных на кристаллах с градацией быстродействия '6'.

В отличие от предыдущих семейств ПЛИС фирмы «Xilinx», в сериях Virtex™ и Spartan™ градация по быстродействию обозначается классом, а не задержкой на логическую ячейку. Соответственно, в семействах Virtex™ и Spartan™ чем больше класс, тем выше быстродействие.

4. Описание архитектуры

4.1. Матрица Virtex

Очень интересно - Реферат: Передающий модуль бортового ретранслятора станции активных помех

Программируемая пользователем вентильная матрицу серии Virtex пока­зана на Рис. I . Соединение между КЛБ осуществляется с помощью главных трассировочных матриц — ГТМ. ГТМ — это матрица программируемых транзисторных двунаправленных переключателей, расположенных на пере­сечении горизонтальных и вертикальных линий связи. Каждый КЛБ окру­жен локальными линиями связи (VersaBlock™), которые позволяют осуще­ствить соединения с матрицей ГТМ.

Таблица 2. Производительность стандартных функций Virtex-6

Рис. 1. Структура архитектуры Virtex.

Интерфейс ввода-вывода VersaRing создает дополнительные трассиро­вочные ресурсы по периферии кристалла. Эти трассы улучшают общую «трассируемость» устройства и возможности трассировки после закрепле­ния электрических цепей к конкретным контактам.

Архитектура Virtex также включает следующие элементы, которые со­единяются с матрицей ГТМ:

• Специальные блоки памяти (BRAMs) размером 4096 бит каждый.

Вам будет интересно - Реферат: Переходные процессы в несинусоидальных цепях

• Четыре модуля автоподстройки задержек (DLL), предназначенных для компенсации задержек тактовых сигналов, а также деления, умножения и сдвига фазы тактовых частот.

• Буферы с тремя состояниями (BUFT), которые расположены вблизи каждого КЛБ и управляют горизонтальными сегментированными трассами.

Коды, записанные в ячейки статической памяти, управляют настройкой логических элементов и коммутаторами трасс, осуществляющих соединения в схеме. Эти коды загружаются в ячейки после включения пи­тания и могут перезагружаться в процессе работы, если необходимо изме­нить реализуемые микросхемой функции.

4.2. Блок ввода-вывода

Основным отличительным свойством EBB семейства Virtex является поддержка широкого спектра стандартов сигналов ввода-вывода. На Рис. 2 представлена структурная схема БВВ. В Табл. 3 перечислены поддержива­емые стандарты.

Похожий материал - Реферат: Переходные процессы в электрических цепях

Таблица 3. Поддерживаемые стандарты ввода-вывода.

Стандарт ввод/вывод	Напряжение порогового уровня входных каскадов,	Напряжение питания выходных каскадов,	Напряжение согласования с платой,	5-В совместимость
LVTTL	нет	3.3	нет	да
LVCMOS2	нет	2.5	нет	да
PCI, 5 A	нет	3.3	нет	да
PCI, 3.3 A	нет	3.3	нет	нет
GTL	0.8	нет	1.2	нет
GTL+	1.0	нет	1.5	нет
HSTL Class I	0.75	1.5	0.75	нет
HSTL Class III	0.9	1.5	1.5	нет
HSTL Class IV	0.9	1.5	1.5	нет
SSTL3 Class I & II	1.5	3.3	1.5	нет
SSTL2 Class I & II	1.25	2.5	1.25	нет
CTT	1.5	3.3	1.5	нет
AGP	1.32	3.3	нет	нет

БВВ содержит три запоминающих элемента, функционирующих либо как D-тригтеры, либо как триггеры-защелки. Каждый БВВ имеет входной сигнал синхронизации (CLK), распределенный на три триггера и незави­симые для каждого триггера сигналы разрешения тактирования (ClockEnable — СЕ).

Кроме того, на все триггеры заведен сигнал сброса/установки (Set/Reset-SR). Для каждого триггера этот сигнал может быть сконфигурирован неза­висимо, как синхронная установка (Set), синхронный сброс (Reset), асин­хронная предустановка (Preset) или асинхронный сброс (Clear).

Входные и выходные буферы, а также все управляющие сигналы в БВВ допускают независимый выбор полярности. Данное свойство не отображено на блок-схеме БВВ, но контролируется программой проектирования.